.. 深圳理工大学-数字逻辑基础与Verilog设计-实验课程 documentation master file, created by sphinx-quickstart on Tue Jun 17 15:53:03 2025. You can adapt this file completely to your liking, but it should at least contain the root `toctree` directive. .. 这一页是目录树 深圳理工大学 数字逻辑基础与Verilog设计 实验课程 ============================================================= .. toctree:: :maxdepth: 1 :caption: 实验课程目录 :hidden: 实验一 异或门 实验二 加法器设计与仿真 实验三 加减法器设计 番外一 EDA发展史 敬请期待 课程介绍 ~~~~~~~~~~~~~~~~~~~~~~~~~~ 本课程系统讲授数字逻辑的基础原理与设计方法,旨在培养学生理解、分析、构建数字电路的核心能力。 课程注重理论与实验结合,通过实验和项目训练,帮助学生掌握从电路分析到数字系统设计的完整流程, 为后续深入学习计算机体系结构、嵌入式系统和芯片设计奠定坚实基础。 .. raw:: html

信息提示框说明

实验讲义中会出现一些信息框, 根据其颜色和左上角的图标可以得知信息的类别. 例如本信息框就是一些提示相关的内容. 其它类别主要还有

实验须知

就像实验室安全手册一样重要的内容,但是字数一多就有人不仔细看!

危险标志

你如果不看这个内容,很可能踩同样的坑,甚至造成严重后果!

实验必做内容

实验中需要完成的内容

扩展阅读

实验内容之外的,故事或者知识

选做思考题

鼓励你去思考一下,欢迎写下你的评论,或者与老师、助教讨论

选做编程题

不妨动手尝试一下吧,挑战一下自己的软肋

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STFW是什么意思?

STFW 一下不就知道是什么意思了嘛,坏了额,递归死循环了。 你可以使用搜索引擎搜索一下STFW是什么意思,顺便也查一查RTFM和RTFSC是什么意思呢。

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